電晶體堆疊是延續先進製程微縮的重要技術。本技術以單晶片式閘極分離互補式場效電晶體及三層堆疊電晶體為核心，突破傳統二層堆疊在電路設計與面積微縮上的限制。透過閘極分離，可提升設計彈性、調整閾值電壓，並實現半個 SRAM 單元與三態逆變器，兼具高密度、低成本與電路應用潛力。

本技術首創單晶片式閘極分離 CFET 與三層堆疊電晶體，避免傳統晶片接合造成的高成本，並突破相反器結構在特定電路上的限制。透過磊晶與蝕刻優化，可實現高密度面積微縮；搭配不同功函數金屬，可獨立調整閾值電壓，並已驗證半個 SRAM 單元與三態逆變器電路。

本技術以垂直堆疊奈米片與單晶片式電晶體堆疊提升 PPA 效率，延續摩爾定律。透過閘極分離 CFET 與三層堆疊電晶體，可降低成本、提升設計彈性、調整閾值電壓，並實現更高密度、低功耗與小面積的先進邏輯元件。